首先，你需要进入bios。按下电源按钮后，按键盘上的d
不需要在bios中设置，只要你的主板支持双通道，有2个内存(同色插槽一般插4个)。
根据主板，说明书有详细说明，别人说的不一定适合你！
cl(caslatency):是cas的延迟时间，是垂直寻址脉冲的反应时间，也是衡量某一频率下支持不同规格的存储器的重要标志之一。内存负责为cpu提供运行所需的原始数据。目前cpu的运行速度远远快于内存的数据传输速度，所以在很多情况下，cpu需要等待内存提供数据，也就是常说的"cpu等待时间"。内存传输速度越慢，cpu等待时间越长，对系统整体性能的影响越大。因此，快速内存是有效提高cpu效率和整体性能的关键之一。在实际工作中，无论是什么类型的存储器，在数据传输之前，发送方都必须花费一定的时间等待传输请求的响应。一般来说，在传输之前，双方必须相互沟通，这样会造成一定的传输延迟。cl设置在一定程度上反映了内存cpu在收到读取内存数据的指令后开始读取数据的等待时间。不难看出，在cl设置较低的情况下，同频率的内存具有速度优势。以上只是给你一个cl的基本概念，但其实内存延迟的基本因素绝对不止这些。内存延迟有一个专门的术语叫做"潜伏期和。为了形象地理解延迟，我们不妨将内存视为存储数据的数组或excel表格。为了确定每个数据的位置，每个数据都用行列编号来标记，行列编号确定后，数据将是唯一的。当存储器工作时，在读取或写入一些数据之前，存储器控制芯片会先传输数据的列地址，这个ras信号(行地址选通)会被激活。在转换为行数据之前，需要几个执行周期，然后cas信号(column地址选通脉冲(列地址信号)被激活。ras信号和cas信号之间的几个执行周期是ras到cas的延迟时间。cas信号执行后也需要几个执行周期。在使用标准pc133的sdram中，这个执行周期大约是2到3个周期；而ddrram是4到5个周期。在ddr中，实际cas延迟时间是2到2.5个执行周期。ras到cas的时间取决于技术，大概是5到7个周期，这也是延迟的基本因素。cl设置越低的内存优势越大，可以用总延迟时间来表示。有一个计算存储器总延迟时间的公式，就是系统时钟周期×cl模式数访问时间(tac)。首先，让我们让我们理解访问时间(tac)的概念。tac是clkaccesstime的缩写，指最大cas延迟时的最大输入时钟数。它是以纳秒为单位的，和内存时钟周期完全不同，虽然是以纳秒为单位。存取时间(tac)代表读写的时间，时钟频率代表内存的速度。例如，计算总延迟时间。例如，如果ddr333存储器的访问时间为6ns，其存储器时钟周期为6ns(ddr存储器时钟周期1x2/存储器频率，ddr400存储器频率为400，则可将其时钟周期计算为6ns)。如果我们在主板的bios中设置cl为2.5，总延迟时间为6nsx2.56ns21ns，如果cl设置为2，总延迟时间为6nsx26ns18ns，减少了3ns的时间。从总延迟时间来看，cl的值起着关键作用。所以对系统要求高，喜欢超频的用户通常喜欢买cl值低的内存。目前，内存颗粒制造商除了提高内存时钟频率以提高ddr性能外，还考虑进一步降低cas延迟以提高内存性能。但并不是说cl值越低性能越好，因为其他因素也会影响这个数据。例如，新一代处理器的缓存效率更高，这意味着处理器直接从内存中读取数据的频率更低。再者，列数据会被更频繁的访问，所以ras-to-cas的出现概率也大，读取时间也会增加。最后，有时会同时读取大量数据。在这种情况下，相邻存储器数据将被一次性读取，cas延迟时间将仅出现一次。在选择购买内存时，最好选择cl设置相同的内存，因为不同速度的内存在系统中混用，系统会运行速度较慢，也就是说当主机中同时插入cl2.5和cl2的内存时，系统在系统会自动让两个内存都工作在cl2.5状态，造成资源浪费。
