1-2天，
1、如果不是怎么设计的电路系统中中有fpga器件，则在草图原理图前必需在用quartusii软件对管脚分配参与修改密保。
2、层板从上到下依次为：信号两个平面层、地、电源、信号平面层6层板从上到下左面为：信号平面层、地、信号内电层、信号内电层、电源、信号两个平面层。
edit-insert-insertnodeorbus，点nodefinder...，在弹出对话框界面中的filter下拉菜单选pin:all，直接点击list，然后再把想仿真的引脚移到右边，选完后逃离如果要设置时钟信号，右键选value-clock...，然后是可以设置中周期占空比，假如要设置中输入输入信号，这个可以就在波形上要设置的数码宝贝传说时刻按位置首先按住鼠标，接着在可以设置暂时终止时刻松开鼠标，右键选value-(对应能操作)
quartus2中引脚有几个属性：reserved，group，i/obank,vrefgroup,i/ostandard(3.3-vlvttl(default))
第一是iostandard：这个是作用于支持什么填写有所不同的电平标准。fpgaio口的电压由iobank上的vcc化入。一个bank上核心中3.3vttl电平，那就此时整个bank上控制输出3.3v的ttl电平。设置这个第一是为了和currentstrength相互换算功率。二个是主要是用于在io口上读取对的的上拉/下拉电阻。如果你系统设置结束，quartus会按照你的电平标准自动启动线路布置。
第二是iobank：你在quartuspinplanner的hotview下右键然后再再点showiobanks，此时此刻变会见到fpga的管脚被几种颜色划分开了。一种颜色下的io口属於一组bank。你在吧管脚的location约束力完成以后。iobank会自动填充完毕的。
第三是group：group是你所输出的信号的名字啦。比如说你有一组信号叫cnt。你对cnt的某一根赋值，那就。。这里的group会自动填充为cnt。
第四是reserved：这个是对管脚内部的io逻辑参与约束的，你在下面可以清晰的看到一些值。能介绍几个吧。bidrectional：分流，tri-state:三态等等。这个约束的是fpga在io端的输入输出区域的逻辑。例如你选择tri-state。这样的话而现在，在你io口前部的io区，quartus会自动出现给你生成一个三态门。
第五个是vrefgroup：这个group是bank内部的再细分区域，而且一个bank很有可能超过十万60个脚。为了快速定位，你也可以依靠这个vrefgroup来找到某个管脚。（这个是非可以修改属性）无法如何修改。
你的理解是正确的，别外，数万里iobank的信号没有问题。只不过是注意一点跨bank的电平是否是相同即可解决。对此跨iobank的服务器延迟是对fpga而言没有多少延迟大。
